`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/07/05 22:11:54
// Design Name: 
// Module Name: test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


// module test(
//     clk,addr_ir
//     );

//     input clk;
//     output reg addr_ir;
    
//     wire addr_ir_n;

//     assign addr_ir_n = addr_ir + 1;

//     always @(posedge clk) begin
//         addr_ir <= addr_ir_n;
//     end

// endmodule

//jmp使得pc+4+偏移量
// module test(
//     clk,data,op_pc,addr_ir
//     );

//     input clk;
//     input op_pc;
//     input data;
//     output reg addr_ir;
    
//     reg addr;
//     wire addr_n;

//     assign addr_n = addr_ir + 1;
     
//     always @(*) begin
//         if(op_pc)
//             addr_ir = addr;
//         else
//             addr_ir = addr + data;
//     end

//     always @(posedge clk) begin
//         addr <= addr_n;
//     end
// endmodule

//jmp使得pc+偏移量
// module test(
//     clk,op_pc,data,addr_ir
//     );

//     input clk;
//     input op_pc;
//     input data;
//     output reg addr_ir;
    
//     reg addr;

//     always @(*) begin
//         if(op_pc)
//             addr_ir = addr + data;
//         else 
//             addr_ir = addr + 1;
//     end
    
//     always @(posedge clk) begin
//         addr <= addr_ir;
//     end

// endmodule

module test (
    a,b,c
);
    input [1:0] a,b,c;
    assign c = a - b;
endmodule